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摘要：現有變電站改造成數字化變電站時需要增加過程層設備，其中對刀閘接口控制箱的動作可靠性提出了極高的要求。提出一種基于雙FPGA實現多重邏輯閉鎖的刀閘接口控制箱實現方案。設計了FPGA電源和時鐘實現電路，兩塊FPGA的信息交換方式以及邏輯互鎖方法。詳細描述了出口電路自檢方案。介紹FPGA配置和編程方法，給出了FPGA的時序仿真。測試了電源建立波形，實現并驗證了裝置運行的可靠性。該方案能夠有效防止誤動作發生，適用于有此需求的一般裝置。
關(guan)鍵(jian)詞：FPGA；數字化變電站；刀閘接口(kou)箱；出(chu)口(kou)閉鎖；回(hui)路自檢

    數字化變電站的核心思想是設備智能化、信息互動化、控制網絡化、功能一體化、狀態可視化，最終實現高可靠的堅強智能電網。數字化變電站與傳統變電站相比在間隔層和一次設備之間增加了一個強大的過程層業務單元，可以把現有一次設備接入數字化變電站。過程層主要設備為智能接口單元：包含斷路器操作箱和刀閘接口控制箱，本文介紹刀閘接口控制箱的實現。
    刀閘(zha)接(jie)口(kou)箱用來控(kong)制隔(ge)離(li)開(kai)關(guan)(guan)，其可靠(kao)性成為數字化站檢修的(de)關(guan)(guan)鍵部(bu)位(wei)，因此需要設(she)計一種高可靠(kao)裝置以(yi)(yi)防止(zhi)帶(dai)負荷(he)拉、合隔(ge)離(li)開(kai)關(guan)(guan)，帶(dai)電合接(jie)地刀閘(zha)，帶(dai)接(jie)地線(接(jie)地刀閘(zha))合斷(duan)路器(隔(ge)離(li)開(kai)關(guan)(guan))。裝置還要滿足(zu)智能控(kong)制、通(tong)訊以(yi)(yi)保障符合IEC61850標準運行(xing)。本(ben)文介紹利用雙FPGA實(shi)現刀閘(zha)接(jie)口(kou)箱的(de)高可靠(kao)性以(yi)(yi)及通(tong)訊控(kong)制的(de)設(she)計方(fang)法(fa)。

1 系統設計
    一個220 kV斷路器需(xu)要(yao)7個隔離(li)刀閘，一個隔離(li)刀閘需(xu)要(yao)6個開關(guan)量(liang)采集(ji)點以(yi)及1組帶閉鎖的組合(he)觸點。6個開關(guan)量(liang)分別用(yong)于采集(ji)三相刀閘的的開和(he)關(guan)位置信(xin)息。刀閘接口控(kong)(kong)(kong)制(zhi)(zhi)箱除(chu)實(shi)現上(shang)(shang)(shang)述功(gong)(gong)能外，還具備信(xin)號指示(shi)燈控(kong)(kong)(kong)制(zhi)(zhi)、多(duo)(duo)種(zhong)自檢功(gong)(gong)能、通訊控(kong)(kong)(kong)制(zhi)(zhi)、現場狀態信(xin)號采集(ji)和(he)上(shang)(shang)(shang)傳(chuan)、上(shang)(shang)(shang)級控(kong)(kong)(kong)制(zhi)(zhi)命令接收、解析、執行等，其功(gong)(gong)能框圖如圖1所示(shi)。為了實(shi)現高可(ke)靠性控(kong)(kong)(kong)制(zhi)(zhi)，邏(luo)輯上(shang)(shang)(shang)采用(yong)了雙FPGA控(kong)(kong)(kong)制(zhi)(zhi)，驅動電路上(shang)(shang)(shang)采用(yong)獨立雙啟動，采用(yong)多(duo)(duo)繼(ji)電器“邏(luo)輯與”組合(he)實(shi)現出口控(kong)(kong)(kong)制(zhi)(zhi)。防止刀閘檢修時隔離(li)開關(guan)誤閉合(he)導致人(ren)員傷亡事件發生。

1．1 硬件實現方案
    數字量開入用于采集現場信號狀態和邏輯控制硬壓板，開入電路均具備一定的抗干擾能力；出口電路具備7路分閘、7路合閘以及7路閉鎖用于執行相應的回路分閘與合閘。開入和出口均有強弱電隔離回路，能夠保障4級快速瞬變和浪涌4級抗擾度實驗。光收發通道用于實現遠動控制，實現現場數據和裝置狀態量上傳和接收控制命令，實現刀閘分合操作。還有14路指示燈用于指示分合閘位置和裝置運行狀態。裝置還有一個CPU單元用于數據運算和解析執行命令。CPU單元與第一個FPGA之間通過串口交換數據，通過GPIO與第二個FPGA交換數據和命令。兩塊FPGA獨立啟動和出口；然后再把出口繼電器觸點進行邏輯組合實現更高等級的可靠傳動。出口自檢回路包括啟動自檢、擊穿自檢和斷線自檢。其中啟動和斷線故障立即報警，擊穿故障時立即閉鎖出口。硬件設計的核心為兩塊相同的FPGA，該裝置的所有邏輯功能都是利用這兩塊FPGA芯片實現。該芯片選用XILINX的XC3S50AN，擁有50 k個系統門、1 584個邏輯單元、1 MbitFlashROM、65 KRAM、3個乘法器、2個DCM時鐘管理器；最大可提供144個IO口。該芯片還具有低功耗、靈活的信號電平兼容性；內核1．2 V、IO為3．3 VTTL支持5 V容限輸入。PU單元采用具備串口和GPIO的單元，限于篇幅這里不作介紹，本方案重點是采用先進的出口自檢、啟動以及出口邏輯組合；FPGA的系統設計方案：電源管理、復位電路、時鐘分配以及FPGA配置電路的設計。
1．2 電源、復位及時鐘系統的設計方案
    本裝置需(xu)要(yao)以(yi)下等級(ji)電(dian)源(yuan)(yuan)(yuan)：24 V電(dian)源(yuan)(yuan)(yuan)為(wei)(wei)(wei)出(chu)口(kou)繼電(dian)器提供(gong)(gong)驅(qu)(qu)動(dong)、5 V電(dian)源(yuan)(yuan)(yuan)為(wei)(wei)(wei)光信號收(shou)發模塊(kuai)(kuai)提供(gong)(gong)驅(qu)(qu)動(dong)、3．3 V電(dian)源(yuan)(yuan)(yuan)為(wei)(wei)(wei)FPGA的(de)(de)IO、時(shi)鐘(zhong)電(dian)路(lu)提供(gong)(gong)驅(qu)(qu)動(dong)電(dian)源(yuan)(yuan)(yuan)、1．2 V為(wei)(wei)(wei)FPGA內(nei)核提供(gong)(gong)工作電(dian)源(yuan)(yuan)(yuan)。選用(yong)免維護(hu)的(de)(de)LAMDA電(dian)源(yuan)(yuan)(yuan)模塊(kuai)(kuai)HWS50／HD把(ba)直流(liu)(liu)220 V轉換(huan)為(wei)(wei)(wei)+24 V；DC—DC模塊(kuai)(kuai)PSS3—24—5把(ba)+24 V轉換(huan)到+5 V。FPGA所需(xu)要(yao)的(de)(de)3．3 V和1．2 V則(ze)選用(yong)高(gao)(gao)效電(dian)源(yuan)(yuan)(yuan)管(guan)理芯片(pian)ISL6410AIU和MIC39101—3．3BM，其實現方(fang)法如(ru)圖2所示。U1-4腳為(wei)(wei)(wei)1．2 V電(dian)源(yuan)(yuan)(yuan)建立(li)完成(cheng)(cheng)標志(zhi)，使用(yong)該信號控制U2-1腳3．3 V電(dian)源(yuan)(yuan)(yuan)使能，保證(zheng)內(nei)核電(dian)源(yuan)(yuan)(yuan)可(ke)靠(kao)工作后再建立(li)IO電(dian)源(yuan)(yuan)(yuan)。L1為(wei)(wei)(wei)濾波電(dian)感(gan)器，應保證(zheng)負載的(de)(de)通流(liu)(liu)能力，選用(yong)coilcraft公司的(de)(de)DO1813H—153MLD型號。選用(yong)高(gao)(gao)可(ke)靠(kao)性的(de)(de)集(ji)成(cheng)(cheng)電(dian)路(lu)ADM6711TAKS實現手動(dong)復(fu)位(wei)(wei)和電(dian)平門檻監視復(fu)位(wei)(wei)。復(fu)位(wei)(wei)輸(shu)出(chu)信號PORESET#為(wei)(wei)(wei)低電(dian)平有效，保障整個(ge)系統可(ke)靠(kao)復(fu)位(wei)(wei)。選用(yong)epson公司的(de)(de)高(gao)(gao)精度低溫漂(piao)晶體振(zhen)蕩器OCETGLJ-16 M，所需(xu)電(dian)源(yuan)(yuan)(yuan)為(wei)(wei)(wei)3．3 V，輸(shu)出(chu)時(shi)鐘(zhong)為(wei)(wei)(wei)16 MHz，連接(jie)到FPGA的(de)(de)全局時(shi)鐘(zhong)入(ru)口(kou)，可(ke)以(yi)直接(jie)驅(qu)(qu)動(dong)兩個(ge)FPGA。

1．3 啟動、出口及自檢回路
    為(wei)了(le)實(shi)現出(chu)口(kou)閉(bi)鎖(suo)，設(she)(she)計了(le)出(chu)口(kou)啟(qi)(qi)(qi)動(dong)(dong)(dong)電(dian)路(lu)(lu)(lu)，只有(you)出(chu)口(kou)電(dian)路(lu)(lu)(lu)和啟(qi)(qi)(qi)動(dong)(dong)(dong)電(dian)路(lu)(lu)(lu)同時(shi)(shi)(shi)動(dong)(dong)(dong)作(zuo)時(shi)(shi)(shi)才能把信(xin)號開(kai)出(chu)。為(wei)了(le)防止(zhi)電(dian)路(lu)(lu)(lu)故障(zhang)而導(dao)致拒動(dong)(dong)(dong)，設(she)(she)計了(le)啟(qi)(qi)(qi)動(dong)(dong)(dong)及(ji)出(chu)口(kou)回路(lu)(lu)(lu)的(de)自檢(jian)(jian)電(dian)路(lu)(lu)(lu)如圖3所示。兩個(ge)FPGA各有(you)一(yi)套完整的(de)啟(qi)(qi)(qi)動(dong)(dong)(dong)及(ji)自檢(jian)(jian)回路(lu)(lu)(lu)，組合出(chu)口(kou)是利用(yong)兩個(ge)FPGA驅(qu)動(dong)(dong)(dong)的(de)繼(ji)電(dian)器(qi)觸點進行“邏輯與”后實(shi)現出(chu)口(kou)。啟(qi)(qi)(qi)動(dong)(dong)(dong)自檢(jian)(jian)方法(fa)：關閉(bi)出(chu)口(kou)信(xin)號(OUT1高電(dian)平(ping))，打開(kai)啟(qi)(qi)(qi)動(dong)(dong)(dong)繼(ji)電(dian)器(qi)(START低(di)電(dian)平(ping))；OP1導(dao)通，J1動(dong)(dong)(dong)作(zuo)+24VC接通24 V電(dian)源、OP2導(dao)通，OUT_RET變為(wei)低(di)電(dian)平(ping)，實(shi)現啟(qi)(qi)(qi)動(dong)(dong)(dong)自檢(jian)(jian)。出(chu)口(kou)自檢(jian)(jian)方法(fa)：關閉(bi)啟(qi)(qi)(qi)動(dong)(dong)(dong)繼(ji)電(dian)器(qi)(START高電(dian)平(ping))，打開(kai)出(chu)口(kou)(OUT1低(di)電(dian)平(ping))；OP3、OP4導(dao)通，OUT_ RET變為(wei)低(di)電(dian)平(ping)，實(shi)現出(chu)口(kou)回路(lu)(lu)(lu)自檢(jian)(jian)。多路(lu)(lu)(lu)出(chu)口(kou)自檢(jian)(jian)時(shi)(shi)(shi)，需要(yao)每一(yi)路(lu)(lu)(lu)輪(lun)流自檢(jian)(jian)，由于可(ke)能會有(you)干(gan)擾，可(ke)以通過設(she)(she)定某一(yi)路(lu)(lu)(lu)10輪(lun)自檢(jian)(jian)均(jun)錯誤時(shi)(shi)(shi)才判定該回路(lu)(lu)(lu)故障(zhang)。

2 FPGA編程
    本方(fang)案由于沒有主控單元(MCU)，需(xu)要(yao)接受上位機的(de)(de)(de)指令并執行(xing)(xing)相應功(gong)能。所(suo)以(yi)出口(kou)控制的(de)(de)(de)實現都要(yao)依賴(lai)于FPGA，在(zai)每個FPGA中均設計啟動和出口(kou)自檢(jian)以(yi)及(ji)數據交換處理功(gong)能，功(gong)能如(ru)圖4所(suo)示，第二(er)塊(kuai)FPGA可以(yi)參考第一(yi)塊(kuai)設計，FPGA2通(tong)過串口(kou)把自己的(de)(de)(de)狀態(tai)提供給FPGA1，兩(liang)塊(kuai)FPGA均是通(tong)過接收(shou)上位機的(de)(de)(de)命(ming)令執行(xing)(xing)相應的(de)(de)(de)功(gong)能。

2．1 信息收發模塊
    信(xin)息(xi)收(shou)發(fa)模塊：主要有命(ming)令接收(shou)、信(xin)息(xi)發(fa)送回路(lu)，在FPGA中做(zuo)一(yi)個異步接收(shou)器、串(chuan)(chuan)并轉(zhuan)(zhuan)換器件，把接收(shou)到(dao)的(de)數據(ju)存入(ru)(ru)命(ming)令緩沖區(qu)。把現場的(de)狀態信(xin)息(xi)通(tong)過(guo)開(kai)入(ru)(ru)回路(lu)采集后存入(ru)(ru)狀態緩沖區(qu)，當收(shou)到(dao)回傳信(xin)息(xi)命(ming)令后把信(xin)息(xi)數據(ju)轉(zhuan)(zhuan)換為串(chuan)(chuan)行(xing)格(ge)式通(tong)過(guo)光發(fa)送模塊送出數據(ju)。功能(neng)框圖(tu)如圖(tu)5所示(shi)。

2．2 命令執行模塊
    命(ming)(ming)令(ling)(ling)執行模塊包括：出(chu)口(kou)(kou)(kou)啟(qi)動、出(chu)口(kou)(kou)(kou)使能、出(chu)口(kou)(kou)(kou)傳(chuan)動功能。命(ming)(ming)令(ling)(ling)執行電路(lu)讀取存放在信息緩存中命(ming)(ming)令(ling)(ling)數據，接(jie)收到啟(qi)動命(ming)(ming)令(ling)(ling)時(shi)(shi)，啟(qi)動出(chu)口(kou)(kou)(kou)電源，為隨時(shi)(shi)出(chu)口(kou)(kou)(kou)做(zuo)準備，其(qi)間沒有出(chu)口(kou)(kou)(kou)命(ming)(ming)令(ling)(ling)并(bing)且啟(qi)動故障消失時(shi)(shi)，啟(qi)動返回。當接(jie)收到出(chu)口(kou)(kou)(kou)命(ming)(ming)令(ling)(ling)時(shi)(shi)，執行出(chu)口(kou)(kou)(kou)命(ming)(ming)令(ling)(ling)；啟(qi)動及出(chu)口(kou)(kou)(kou)命(ming)(ming)令(ling)(ling)發出(chu)后，通過硬件(jian)執行電路(lu)驅動隔離開關閉(bi)合或(huo)斷(duan)開。并(bing)把執行結果存入(ru)狀態信息緩存。功能框圖(tu)如圖(tu)6所(suo)示(shi)。

2．3 時鐘生成模塊
    時(shi)鐘生成(cheng)模(mo)塊(kuai)在實(shi)現出口自(zi)檢、使能時(shi)需要1μs、64μs和128μs的(de)時(shi)鐘，實(shi)現指示燈閃爍時(shi)需要500μs時(shi)鐘。利用FPGA的(de)DMC模(mo)塊(kuai)把16 MHz的(de)時(shi)鐘分成(cheng)系統(tong)所(suo)需的(de)時(shi)鐘。時(shi)鐘仿(fang)真(zhen)圖(tu)如(ru)圖(tu)7所(suo)示。

2．4 軟件實現方案及編程
    軟(ruan)(ruan)件(jian)(jian)(jian)編程按照分層模(mo)塊的(de)(de)(de)方(fang)式(shi)進行(xing)，采用常用的(de)(de)(de)硬件(jian)(jian)(jian)編程語言VHDL；兩塊FPGA獨(du)立編譯分別下載(zai)，保證邏(luo)輯和實(shi)現(xian)的(de)(de)(de)獨(du)立性。編譯環境為XILINX的(de)(de)(de)免費軟(ruan)(ruan)件(jian)(jian)(jian)ISE軟(ruan)(ruan)件(jian)(jian)(jian)，版本號位10．3．1，該軟(ruan)(ruan)件(jian)(jian)(jian)有非常強大的(de)(de)(de)功能，具備很多常用的(de)(de)(de)IP核，可(ke)(ke)以直接加載(zai)。自帶仿真軟(ruan)(ruan)件(jian)(jian)(jian)可(ke)(ke)以實(shi)現(xian)邏(luo)輯和時(shi)序仿真。配合XILINX的(de)(de)(de)另一款邏(luo)輯分析軟(ruan)(ruan)件(jian)(jian)(jian)chipscope可(ke)(ke)以在線探(tan)測芯片實(shi)際運行(xing)狀態(tai)，測試邏(luo)輯和時(shi)序錯(cuo)誤。綜合使(shi)用軟(ruan)(ruan)件(jian)(jian)(jian)能夠(gou)快速實(shi)現(xian)系統設計。軟(ruan)(ruan)件(jian)(jian)(jian)功能框圖已經(jing)給出，限于(yu)篇幅(fu)VHDL語言的(de)(de)(de)程序代(dai)碼不再給出。

3 程序下載及配置方案
    本系(xi)(xi)統兩塊FPGA全部(bu)使用ISP方(fang)案，利用FPGA的(de)JTAG接口，把編程數據(ju)(ju)(ju)下載到內(nei)(nei)部(bu)的(de)FLASMROM內(nei)(nei)。XC3S50AN的(de)配(pei)置(zhi)(zhi)模式控制管(guan)腳(jiao)M2、M1、M0決定(ding)(ding)FPGA引導(dao)配(pei)置(zhi)(zhi)數據(ju)(ju)(ju)的(de)方(fang)法(fa)，計有8種。系(xi)(xi)統上電時，給PROG_B一個低電平，觸發一次數據(ju)(ju)(ju)配(pei)置(zhi)(zhi)，在INIT_B低電平期間讀取(qu)M2：M1：M0狀態決定(ding)(ding)數據(ju)(ju)(ju)引導(dao)方(fang)式。本系(xi)(xi)統選(xuan)用INTERNAL MASTER SPI MODE[0：1：1]。其中方(fang)便(bian)調(diao)(diao)試的(de)JTAG MODE[1：0：1]可(ke)以支(zhi)持JTAG口直接配(pei)置(zhi)(zhi)FPAG數據(ju)(ju)(ju)用于帶電調(diao)(diao)試，當斷電后數據(ju)(ju)(ju)丟失。XC3S50AN參與配(pei)置(zhi)(zhi)的(de)管(guan)腳(jiao)及功能(neng)如表(biao)1所示。

    本設計為保證(zheng)可(ke)靠性(xing)選用(yong)了2塊(kuai)FPGA同時工作(zuo)，它們(men)之間通過模擬串行口(kou)(kou)交換信(xin)息可(ke)以(yi)實現相互邏輯上閉鎖。在(zai)電路(lu)出(chu)口(kou)(kou)處把2塊(kuai)FPGA驅動(dong)的(de)繼電器觸點串聯后作(zuo)為最終的(de)出(chu)口(kou)(kou)控制，又在(zai)硬體電路(lu)上實現邏輯閉鎖。如此可(ke)以(yi)保證(zheng)裝置(zhi)的(de)可(ke)靠動(dong)作(zuo)，不(bu)會(hui)再有誤動(dong)作(zuo)發生(sheng)。

4 整體測試
    該方案設計的刀閘接口控制箱單元，已經制成產品調試成功，并完成型式試驗。在數字化變電站試運行，運行中沒有發現問題。測試環節進行了以下測試。
4．1 單板硬件測試
    主要測試電源系統工作電壓值及上電時序如圖8所示，通道1至3分別為1．2、5、3．3 V電壓建立波形，對于FPGA要求內核電源1．2 V建立完成后才能允許IO模塊電源3．3 V建立。圖9中通道4為3．3 V電源。通道1為FPGA程序引導完成信號DONE，DONE完成后FPGA內部邏輯可以正常工作。通道3為上電復位信號，該信號復位期間所有邏輯信號處在復位狀態，完成復位后系統就可以正常工作了。
        

4．2 FPGA功能測試
    一般通過仿真和黑盒測試兩種方法，每一個功能模塊可以通過設定邊界條件測試功能完整性，整體邏輯功能一般通過測試輸入信號和輸出信號的邏輯關系，然后測試整套裝置的功能完整性。
4．3 整裝置功能和性能測試
    整套裝置按(an)照(zhao)設(she)計技(ji)術(shu)指標測(ce)試(shi)功(gong)能和性(xing)(xing)能，主要(yao)測(ce)試(shi)了(le)開關(guan)量動作(zuo)(zuo)值、動作(zuo)(zuo)時間、分辨率，光口通(tong)訊測(ce)試(shi)以及整裝置環境適應(ying)性(xing)(xing)和EMC電磁兼容測(ce)試(shi)。均達到了(le)設(she)計要(yao)求，已經通(tong)過試(shi)驗，滿足現場運行條件。

5 結束語
    由于方(fang)(fang)(fang)案應用了軟(ruan)體邏(luo)輯(ji)和出(chu)口驅(qu)動(dong)電路雙重(zhong)閉鎖，使裝(zhuang)置的(de)運(yun)行(xing)可(ke)(ke)(ke)靠性有了很大提(ti)(ti)高(gao)，誤(wu)動(dong)的(de)可(ke)(ke)(ke)能性降(jiang)到(dao)極小。測(ce)試和現場運(yun)行(xing)證明該方(fang)(fang)(fang)案是可(ke)(ke)(ke)靠的(de)。該方(fang)(fang)(fang)案可(ke)(ke)(ke)推廣到(dao)其他對(dui)動(dong)作(zuo)可(ke)(ke)(ke)靠性要求(qiu)高(gao)的(de)場合。但是該方(fang)(fang)(fang)案為(wei)提(ti)(ti)高(gao)動(dong)作(zuo)可(ke)(ke)(ke)靠性而增加了相對(dui)冗余(yu)的(de)軟(ruan)件(jian)(jian)邏(luo)輯(ji)和硬件(jian)(jian)資源，必將(jiang)提(ti)(ti)高(gao)系統制造成本(ben)。